晶振廠家為你分析似若海底針的晶振

   由于2.4G無(wú)線(xiàn)影音模塊，涵蓋家居監(jiān)護(hù)、安防、網(wǎng)絡(luò)監(jiān)控、汽車(chē)電子、無(wú)線(xiàn)收發(fā)模組部件、警用裝備產(chǎn)品等商業(yè)以及其他公共服務(wù)行業(yè)的興起。對(duì)晶振的需求又上升到了一個(gè)程度，很多客戶(hù)在選型或者給產(chǎn)品匹配負(fù)載電容時(shí)，都會(huì)產(chǎn)生些大大小小的疑問(wèn)。下面晶振廠家金絡(luò)電子詳情為您解說(shuō)下吧！
    當(dāng)我們的產(chǎn)品性能要求特別嚴(yán)格的時(shí)候，然后至關(guān)重要的是選一顆對(duì)的晶振，需根據(jù)你的設(shè)備型號(hào)計(jì)算出你系統(tǒng)的周期，按照可以滿(mǎn)足需要的頻率選擇晶振頻率就可以了。不要選擇太大，因?yàn)楦哳l的信號(hào)往往會(huì)出現(xiàn)信號(hào)完整性問(wèn)題，只要可以滿(mǎn)足你們產(chǎn)品的需求就行了。特別注意的是設(shè)計(jì)帶有睡眠喚醒(往往用低電壓以求低功耗)的系統(tǒng)。這是因?yàn)榈凸╇婋妷菏固峁┙o晶體的激勵(lì)功率減少，造成晶體起振很慢或根本就不能起振。這一現(xiàn)象在上電復(fù)位時(shí)并不特別明顯，原因是上電時(shí)電路有足夠的擾動(dòng)，很容易建立振蕩。在睡眠喚醒時(shí)，電路的擾動(dòng)要比上電時(shí)小得多，起振變得很不容易。在振蕩回路中，晶體既不能過(guò)激勵(lì)(容易振到高次諧波上)也不能欠激勵(lì)(不容易起振)。晶體的選擇至少必須考慮：諧振頻點(diǎn)，負(fù)載電容，激勵(lì)功率，溫度特性，老化率。
    重點(diǎn)來(lái)講講晶振的負(fù)載電容，晶振的負(fù)載電容是指在電路中跨接晶振兩端的總的外界有效電容。是指晶振要正常震蕩所需要的電容。一般外接電容，是為了使晶振兩端的等效電容等于或接近負(fù)載電容。要求高的場(chǎng)合還要考慮ic輸入端的對(duì)地電容。應(yīng)用時(shí)一般在給出負(fù)載電容值附近調(diào)整可以得到精確頻率。此電容的大小主要影響負(fù)載諧振頻率和等效負(fù)載諧振電阻。
    晶振的負(fù)載電容=[(Cd*Cg)/(Cd+Cg)]+Cic+△C式中Cd,Cg為分別接在晶振的兩個(gè)腳上和對(duì)地的電容,Cic（集成電路內(nèi)部電容）+△C（PCB上電容).就是說(shuō)負(fù)載電容15pf的話(huà)，兩邊個(gè)接27pf的差不多了，一般a為6.5～13.5pF。各種邏輯芯片的晶振引腳可以等效為電容三點(diǎn)式振蕩器. 晶振引腳的內(nèi)部通常是一個(gè)反相器, 或者是奇數(shù)個(gè)反相器串聯(lián). 在晶振輸出引腳 XO 和晶振輸入引腳 XI 之間用一個(gè)電阻連接, 對(duì)于 CMOS 芯片通常是數(shù) M 到數(shù)十 M 歐之間. 很多芯片的引腳內(nèi)部已經(jīng)包含了這個(gè)電阻, 引腳外部就不用接了. 這個(gè)電阻是為了使反相器在振蕩初始時(shí)處與線(xiàn)性狀態(tài), 反相器就如同一個(gè)有很大增益的放大器, 以便于起振。
    晶振也連接在晶振引腳的輸入和輸出之間, 等效為一個(gè)并聯(lián)諧振回路,振蕩頻率應(yīng)該是晶振的并聯(lián)諧振頻率. 晶振旁邊的兩個(gè)電容接地, 實(shí)際上就是電容三點(diǎn)式電路的分壓電容, 接地點(diǎn)就是分壓點(diǎn). 以接地點(diǎn)即分壓點(diǎn)為參考點(diǎn), 振蕩引腳的輸入和輸出是反相的, 但從并聯(lián)諧振回路即石英晶體兩端來(lái)看, 形成一個(gè)正反饋以保證電路持續(xù)振蕩. 在芯片設(shè)計(jì)時(shí), 這兩個(gè)電容就已經(jīng)形成了, 一般是兩個(gè)的容量相等, 容量大小依工藝和版圖而不同, 但終歸是比較小, 不一定適合很寬的頻率范圍.
    外接時(shí)大約是數(shù) pF 到數(shù)十 pF, 依頻率和晶振的特性而定. 需要注意的是: 這兩個(gè)電容串聯(lián)的值是并聯(lián)在諧振回路上的, 會(huì)影響振蕩頻率. 當(dāng)兩個(gè)電容量相等時(shí), 反饋系數(shù)是 0.5, 一般是可以滿(mǎn)足振蕩條件的, 但如果不易起振或振蕩不穩(wěn)定可以減小輸入端對(duì)地電容量, 而增加輸出端的值以提高反饋量.
設(shè)計(jì)考慮事項(xiàng)：
1.使晶振、外部電容器（如果有）與 IC之間的信號(hào)線(xiàn)盡可能保持最短。當(dāng)非常低的電流通過(guò)IC石英晶體振蕩器時(shí)，如果線(xiàn)路太長(zhǎng)，會(huì)使它對(duì) EMC、ESD 與串?dāng)_產(chǎn)生非常敏感的影響。而且長(zhǎng)線(xiàn)路還會(huì)給振蕩器增加寄生電容。
2.盡可能將其它時(shí)鐘線(xiàn)路與頻繁切換的信號(hào)線(xiàn)路布置在遠(yuǎn)離晶振連接的位置。
3.當(dāng)心晶振和地的走線(xiàn)
4.將晶振外殼接地
如果實(shí)際的負(fù)載電容配置不當(dāng),第一會(huì)引起線(xiàn)路參考頻率的誤差.另外如在發(fā)射接收電路上會(huì)使晶振的振蕩幅度下降(不在峰點(diǎn)),影響混頻信號(hào)的信號(hào)強(qiáng)度與信噪.當(dāng)波形出現(xiàn)削峰,畸變時(shí),可增加負(fù)載電阻調(diào)整(幾十K到幾百K).要穩(wěn)定波形是并聯(lián)一個(gè)1M左右的反饋電阻.
    然而強(qiáng)大的市場(chǎng)需求與不斷增長(zhǎng)的市場(chǎng)供應(yīng)使晶振產(chǎn)品的價(jià)格難以預(yù)測(cè)，但從整體上來(lái)看表面貼裝產(chǎn)品的價(jià)格將基本保持不變，其它種類(lèi)產(chǎn)品的價(jià)格將略有下降。蘇雷表示：“市場(chǎng)對(duì)于貼片晶振的需求很大，我們預(yù)測(cè)近期價(jià)格將保持穩(wěn)定，其它類(lèi)型的產(chǎn)品價(jià)格可能會(huì)下降5%左右。”